组合逻辑电路中的险象是由于()引起的。 - 查题网

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正确率：100%

组合逻辑电路中的险象是由于()引起的。

A.电路未达到最简

B.电路有多个输出

C.电路中的时延

D.逻辑门类型不同

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数字逻辑

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