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数字电路

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有与非门组成的SR锁存器不允许输入的变量组合S′R′为
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边沿触发器的次态仅取决于时钟信号的上升沿或下降沿到达时输入的逻辑状态。
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主成JK触发器和边沿JK触发器的逻辑符号完全一样
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RS触发器的约束条件RS=0表示不允许出现R=S=0的输入。
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主从JK触发器输出只能由0变为1，不能由1变为0。
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主从JK触发器中的主触发器，在CP＝1期间其状态能且只能变化一次。
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JK触发器可转换成D触发器，但D触发器不能转换成JK触发器.
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一个触发器具有______个稳定状态，能存______位二进制数。
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JK触发器具有______功能。使JK触发器实现Q*= Q′的功能，则输入端 ______ 。
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若用触发器组成某十一进制加法计数器，需要______个触发器，有______个无效状态。
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